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經過近十年和五個主要節點以及大量半節點之后，半導體制造業將開始從 finFET 過渡到 3nm 技術節點的全柵堆疊納米片晶體管架構。
相對于 finFET，納米片晶體管通過在相同電路占位面積中增加溝道寬度來提供更多驅動電流。環柵設計改善了溝道控制并最大限度地減少了短溝道效應。
從表面上看，納米片晶體管類似于 finFET，但納米片溝道與基板平行排列，而不是垂直排列。納米片晶體管的制造始于沉積 Si/SiGe 異質結構，與襯底隔離以防止寄生傳導。
第一個圖案化步驟將該異質結構切割成柱。在虛擬柵極制造之后，內部間隔物蝕刻步驟在 SiGe 層中切出一個凹槽。內部隔離層蝕刻步驟（下面將詳細討論）是一個關鍵的工藝步驟，因為它定義了柵極長度和源極/漏極結重疊。一旦內部間隔物就位，源極/漏極外延、溝道釋放蝕刻和替代柵極的形成就完成了晶體管。
構建晶體管柱
盡管 SiGe 層是犧牲材料——不是成品器件的一部分——但它們的鍺濃度是一個重要的工藝變量。正如 IBM 和TEL的 Nicolas Loubet 及其同事在2019 年 IEEE 電子器件會議上發表的工作中所解釋的那樣，增加鍺的量會增加 SiGe 晶格常數，這反過來會增加硅層中的晶格應變，從而可能引入缺陷。 另一方面，在不損壞或腐蝕硅的情況下完全去除 SiGe 材料需要具有高 SiGe:Si 選擇性的蝕刻工藝。降低鍺濃度往往會降低選擇性。
理想情況下，設備設計人員希望最小化納米片之間的間距，以減少寄生電容。不過，正如 IBM 研究員 Kai Zhao 在去年 IEDM 的教程會議中解釋的那樣，可制造間距存在實際限制。一旦犧牲的 SiGe 消失，納米片之間的空間需要容納殘留物去除、柵極金屬、柵極電介質和（特別是對于 pFET）任何額外的功函數調整層。
在 Si/SiGe 異質結構沉積之后，各向異性蝕刻切割所需寬度的柱。在 finFET 架構中，鰭片寬度是標準化的，部分原因是依賴于倍距倍增的光刻方案的局限性。極紫外光刻技術的采用使設計人員能夠更靈活地根據需要使用可變器件寬度。
imec 的 CMOS 器件技術總監 Naoto Horiguchi 在接受采訪時解釋說，納米片晶體管的柱子可以比 finFET 鰭片更寬。此外，堆疊納米片晶體管的寬度是其組成納米片的總和。結果，柱寬度的可變性相對于總溝道寬度通常較小。
由于 Si 和 SiGe 具有不同的蝕刻特性，通過交替的 Si/SiGe 層進行蝕刻比蝕刻單片硅柱更復雜。IBM 研究院等離子體蝕刻研究經理 Eric Miller 解釋說，堆疊納米片器件中的每一層在電氣上都充當獨立的晶體管。如果疊層的蝕刻輪廓不是垂直的，則組件器件的尺寸和特性會有所不同。
此外，Horiguchi 指出，在蝕刻硅時，該工藝需要平衡蝕刻和側壁鈍化。暴露的 SiGe 表面往往不如硅穩定。
定義溝道
一旦定義了納米片柱，高度選擇性的各向同性蝕刻會產生內部間隔凹槽，使 SiGe 層相對于硅納米片縮進。
Loubet 說，這個間隔物定義了柵極長度和結重疊，這兩者都是關鍵的晶體管參數，有助于定義器件電阻和電容之間的權衡。壓痕的形狀定義了剩余的 SiGe（最終將被柵極取代）與源極/漏極區域之間的分隔。濕化學蝕刻工藝傾向于留下半月形輪廓，因為在兩個相鄰納米片之間形成彎月面。在溝道釋放蝕刻期間去除剩余的 SiGe 可以暴露源極/漏極并將它們與柵極金屬直接接觸。
雖然干法蝕刻工藝沒有留下彎液面，但日立的 Yu Zhao 和同事仍然觀察到圓形蝕刻前沿。在去年的 IEEE 電子器件技術和制造會議 (EDTM) 上展示的工作中，日立研究人員使用 STEM-EDX 測量鍺濃度，確定了 Si/SiGe 柱側壁上的富鍺層。該層顯然是在各向異性柱蝕刻期間形成的，蝕刻得更快，導致圓形蝕刻前沿。然后，隨著蝕刻通過該側壁區域進入體硅鍺材料，在鍺濃度均勻的情況下，均勻的蝕刻速率保持了現有的蝕刻前端形狀。柱蝕刻的進一步優化解決了這個問題。
納米片器件中的最后一個新工藝模塊，溝道釋放蝕刻，定義了最終的納米片厚度。雖然半導體行業非常有能力沉積精確控制和均勻的異質結構，但在蝕刻掉 SiGe 的同時保持這種精確控制提出了一些新的挑戰。Loubet 說，一致的晶體管性能需要極其均勻的納米片，通常硅損失為 0.5 納米或更小。
EUV 光刻允許設計人員指定可變的器件寬度，但他們依靠溝道釋放蝕刻來實際實現它們。如果溝道釋放蝕刻沒有足夠的選擇性，那么在較寬器件中的溝道被清除之前，狹窄器件中的硅納米片將被腐蝕。因為蝕刻選擇性取決于鍺濃度，所以在柱或內間隔件蝕刻期間的鍺殘留和鍺擴散會導致溝道釋放蝕刻期間的硅損失。
超越納米片
即使第一個納米片器件進入生產階段，制造商已經在考慮增強未來的規模。例如， Imec的forksheet設計在 nFET/pFET 對的 n 溝道和 p 溝道兩半之間放置了一個絕緣柱。改進的隔離減少了兩者之間的最小間距，從而減少了整體電路占用空間。
IBM 的 Kai Zhao 指出，由于納米片架構將 (100) 晶面平行于襯底放置，而不是 finFET 中的 (110) 取向溝道，因此會出現獨特的器件遷移問題。使用 (100) 平面會改變電子和空穴的絕對和相對遷移率。
IBM 的 R. Bao 及其同事在去年的 IEDM 上描述了一項提高空穴遷移率的建議，將硅溝道用于 nFET 和 SiGe pFET 溝道。nFET 納米片疊層交替使用硅和 SiGe，而 pFET 疊層使用 SiGe 溝道層和 SiGe 犧牲層。兩者之間的分離取決于蝕刻工藝的鍺敏感性。
臺灣半導體研究所的 Wei-Yuan Chang 及其同事展示了另一種方法，它依賴于 nFET 和 pFET 器件的 Si/SiGe 堆棧。在這種方法中，氫氟酸、過氧化氫和乙酸的混合物從注定要成為 nFET 的堆疊中去除 SiGe，從而實現約 79:1 的選擇性。TMAH 解決方案用于從將成為 pFET 的堆疊中去除硅，實現約 8:1 的選擇性。他們說，這些早期結果很有希望，但需要進一步優化 pFET 蝕刻。
納米片晶體管的進一步縮小將需要在相同或更小的電路占位面積中提供更多的驅動電流。為此，Leti 的 Sylvain Barraud 及其同事展示了具有七個硅溝道的 nFET 和 pFET 器件，而不是更典型的兩個，使可用驅動電流增加三倍。甚至在未來，可能的設計包括互補 FET (CFET)，其中單個納米片堆疊包含 p 型和 n 型溝道，以及垂直傳輸納米片 FET (VTFET)，其將納米片垂直于襯底平面放置.
無論未來如何，很明顯該行業并不急于放棄硅，盡管替代材料具有理論上的優勢。
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